Пожалуйста, используйте этот идентификатор, чтобы цитировать или ссылаться на этот ресурс: http://dspace.opu.ua/jspui/handle/123456789/6066
Полная запись метаданных
Поле DCЗначениеЯзык
dc.contributor.authorВерлань Андрей Анатольевич-
dc.contributor.authorВерлань, Андрій Анатолійович-
dc.contributor.authorVerlan, Andrei-
dc.contributor.authorСтертен, Ю.-
dc.contributor.authorSterten, Yu.-
dc.contributor.authorПоложаенко, Сергей Анатольевич,-
dc.contributor.authorПоложаєнко, Сергій Анатолійович-
dc.contributor.authorPolozhaenko, Serhii-
dc.date.accessioned2017-11-02T09:08:47Z-
dc.date.available2017-11-02T09:08:47Z-
dc.date.issued2016-
dc.identifier.citationВерлань, А. А. Формализация представления последовательности тестовых гипотез при диагностировании электронных схем / А. А. Верлань, Ю. Стертен, С. А. Положаенко // Інформатика та мат. методи в моделюванні = Informatics and Mathematical Methods in Simulation. – Одеса, 2016. – Т. 6, № 4. – С. 315–321.ru
dc.identifier.urihttp://dspace.opu.ua/jspui/handle/123456789/6066-
dc.description.abstractРазработана процедура формализованного представления последовательности пробных (тестовых) гипотез в ходе проверки исправности электронных устройств при их декомпозиции на подсхемы. Процедура доведена до практического алгоритма, обеспечивающего эффективный (с точки зрения минимизации трудоемкости) поиск неисправных подсхем электронного устройства.en
dc.description.abstractРозроблено процедуру формалізованого представлення послідовності пробних (тестових) гіпотез в ході перевірки працездатності електронних пристроїв при їх декомпозиції на підсхеми. Процедуру доведено до практичного алгоритму, який забезпечує ефективний (з точки зору мінімізації трудовитрат) пошук несправних підсхем електронного пристрою.en
dc.description.abstractThe procedure of formalized representation of a sequence of test hypotheses in the verifying operation of electronic devices when they are decomposing in the sub circuit. The procedure brought to a practical algorithm, providing an efficient (in terms of minimizing labour input) troubleshooting sub circuits electronic device.en
dc.language.isoruen
dc.publisherOdessa National Polytechnic Universityen
dc.subjectэлектронное устройствоen
dc.subjectподсхемаen
dc.subjectдиагностикаen
dc.subjectтестовая гипотезаen
dc.subjectобучающая последовательностьen
dc.subjectалгоритм локализации неисправностиen
dc.subjectелектронний пристрійen
dc.subjectпідсхемаen
dc.subjectдіагностикаen
dc.subjectтестова гіпотезаen
dc.subjectнавчаюча послідовністьen
dc.subjectалгоритм пошуку несправностіen
dc.subjectelectronic device sub circuiten
dc.subjectdiagnosticsen
dc.subjecttest the hypothesisen
dc.subjectthe training sequenceen
dc.subjectfault localization algorithmen
dc.titleФормализация представления последовательности тестовых гипотез при диагностировании электронных схемen
dc.title.alternativeФормалізація представлення послідовності тестових гіпотез при діагностуванні електронних схемen
dc.title.alternativeFormalized representation sequences of test hypotheses in the diagnosis of electronic circuitsen
dc.typeArticleen
opu.kafedraКафедра комп’ютеризованих систем управлінняuk
opu.citation.journalІнформатика та математичні методи в моделюванніen
opu.citation.volume6en
opu.citation.firstpage315en
opu.citation.lastpage321en
opu.citation.issue4en
opu.staff.idpolozhaenko@opu.uaen
Располагается в коллекциях:Статті каф. КСПТ
ІНФОРМАТИКА ТА МАТЕМАТИЧНІ МЕТОДИ В МОДЕЛЮВАННІ. Том 6, номер 4, 2016

Файлы этого ресурса:
Файл Описание РазмерФормат 
315-321.pdf152.43 kBAdobe PDFПросмотреть/Открыть


Все ресурсы в архиве электронных ресурсов защищены авторским правом, все права сохранены.