Пожалуйста, используйте этот идентификатор, чтобы цитировать или ссылаться на этот ресурс:
http://dspace.opu.ua/jspui/handle/123456789/6066| Название: | Формализация представления последовательности тестовых гипотез при диагностировании электронных схем |
| Другие названия: | Формалізація представлення послідовності тестових гіпотез при діагностуванні електронних схем Formalized representation sequences of test hypotheses in the diagnosis of electronic circuits |
| Авторы: | Верлань Андрей Анатольевич Верлань, Андрій Анатолійович Verlan, Andrei Стертен, Ю. Sterten, Yu. Положаенко, Сергей Анатольевич, Положаєнко, Сергій Анатолійович Polozhaenko, Serhii |
| Ключевые слова: | электронное устройство подсхема диагностика тестовая гипотеза обучающая последовательность алгоритм локализации неисправности електронний пристрій підсхема діагностика тестова гіпотеза навчаюча послідовність алгоритм пошуку несправності electronic device sub circuit diagnostics test the hypothesis the training sequence fault localization algorithm |
| Дата публикации: | 2016 |
| Издательство: | Odessa National Polytechnic University |
| Библиографическое описание: | Верлань, А. А. Формализация представления последовательности тестовых гипотез при диагностировании электронных схем / А. А. Верлань, Ю. Стертен, С. А. Положаенко // Інформатика та мат. методи в моделюванні = Informatics and Mathematical Methods in Simulation. – Одеса, 2016. – Т. 6, № 4. – С. 315–321. |
| Краткий осмотр (реферат): | Разработана процедура формализованного представления последовательности пробных (тестовых) гипотез в ходе проверки исправности электронных устройств при их декомпозиции на подсхемы. Процедура доведена до практического алгоритма, обеспечивающего эффективный (с точки зрения минимизации трудоемкости) поиск
неисправных подсхем электронного устройства. Розроблено процедуру формалізованого представлення послідовності пробних (тестових) гіпотез в ході перевірки працездатності електронних пристроїв при їх декомпозиції на підсхеми. Процедуру доведено до практичного алгоритму, який забезпечує ефективний (з точки зору мінімізації трудовитрат) пошук несправних підсхем електронного пристрою. The procedure of formalized representation of a sequence of test hypotheses in the verifying operation of electronic devices when they are decomposing in the sub circuit. The procedure brought to a practical algorithm, providing an efficient (in terms of minimizing labour input) troubleshooting sub circuits electronic device. |
| URI (Унифицированный идентификатор ресурса): | http://dspace.opu.ua/jspui/handle/123456789/6066 |
| Располагается в коллекциях: | Статті каф. КСПТ ІНФОРМАТИКА ТА МАТЕМАТИЧНІ МЕТОДИ В МОДЕЛЮВАННІ. Том 6, номер 4, 2016 |
Файлы этого ресурса:
| Файл | Описание | Размер | Формат | |
|---|---|---|---|---|
| 315-321.pdf | 152.43 kB | Adobe PDF | Просмотреть/Открыть |
Все ресурсы в архиве электронных ресурсов защищены авторским правом, все права сохранены.