Формализация представления последовательности тестовых гипотез при диагностировании электронных схем

Abstract

Разработана процедура формализованного представления последовательности пробных (тестовых) гипотез в ходе проверки исправности электронных устройств при их декомпозиции на подсхемы. Процедура доведена до практического алгоритма, обеспечивающего эффективный (с точки зрения минимизации трудоемкости) поиск неисправных подсхем электронного устройства.

Розроблено процедуру формалізованого представлення послідовності пробних (тестових) гіпотез в ході перевірки працездатності електронних пристроїв при їх декомпозиції на підсхеми. Процедуру доведено до практичного алгоритму, який забезпечує ефективний (з точки зору мінімізації трудовитрат) пошук несправних підсхем електронного пристрою.

The procedure of formalized representation of a sequence of test hypotheses in the verifying operation of electronic devices when they are decomposing in the sub circuit. The procedure brought to a practical algorithm, providing an efficient (in terms of minimizing labour input) troubleshooting sub circuits electronic device.