The article is devoted to the problem of improving FPGA (Field Programmable Gate Array) components developed for safetyrelated systems. FPGA components are improved in the checkability of their circuits and the trustworthiness of the results calculated
on them to support fault-tolerant solutions, which are basic in ensuring the functional safety of critical systems. Fault-tolerant solutions need protection from sources of multiple failures, which include hidden faults. They can be accumulated in significant quantities during a long normal operation and disrupt the functionality of fault-tolerant circuits with the onset of the most responsible emergency mode. Protection against hidden faults is ensured by the checkability of the circuits, which is aimed at the manifestation of
faults and therefore must be supported in conjunction with the trustworthiness of the results, taking into account the decrease in
trustworthiness in the event of the manifestation of faults. The problem of increasing the checkability of the FPGA component in
normal operation and the trustworthiness of the results calculated in the emergency mode is solved by using the natural version redundancy inherent in the LUT-oriented architecture (Look-Up Table). This redundancy is manifested in the existence of many versions of the program code that preserve the functionality of the FPGA component with the same hardware implementation. The
checkability of the FPGA component and the trustworthiness of the calculated results are considered taking into account the typical
failures of the LUT-oriented architecture. These malfunctions are investigated from the standpoint of the consistency of their manifestation and masking, respectively, in normal and emergency modes on versions of the program code. Malfunctions are identified
with bit distortion in the memory of the LUT units. Bits that are only observed in emergency mode are potentially dangerous because
they can hide faults in normal mode. Moving potentially dangerous bits to checkable positions, observed in normal mode, is performed by choosing the appropriate versions of the program code and organizing the operation of the FPGA component on several
versions. Experiments carried out with the FPGA component using the example of an iterative array multiplier of binary codes have
shown the effectiveness of using the natural version redundancy of the LUT-oriented architecture to solve the problem of hidden faults
Статтю присвячено проблемі вдосконалення FPGA-компонентів, що розробляються для систем критичного застосування. FPGA-компоненти поліпшуються в контролепридатності їх схем і достовірності обчислюваних на них результатів для підтримки відмовостійких рішень, які є базовими в забезпеченні функціональної безпеки критичних систем. Відмовостійкі рішення потребують захисту від джерел кратних відмов, до яких відносяться приховані несправності. Вони можуть
накопичуватися в значній кількості на протязі тривалого нормального режиму і порушувати функціональність відмовостійких схем з початком найбільш відповідального аварійного режиму. Захист від прихованих несправностей забезпечується
контролепридатністю схем, яка націлена на прояв несправностей і тому повинна підтримуватися в комплексі з достовірністю результатів, беручи до уваги зниження достовірності при прояві несправностей. Завдання підвищення контролепридатності FPGA-компонента в нормальному режимі і достовірності результатів, що обчислюються в аварійному режимі, вирішується шляхом використання природної версійної надмірності, властивої LUT-орієнтованій архітектурі. Ця надмірність
проявляється в існуванні множини версій програмного коду, що зберігають функціональність FPGA-компонента при одній і
тій же його апаратної реалізації. Контролепридатність FPGA-компонента і достовірність обчислюваних результатів розглядаються з урахуванням характерних несправностей LUT-орієнтованої архітектури. Ці несправності досліджені з позиції
несуперечності їх прояву і маскування відповідно в нормальному і аварійному режимі на версіях програмного коду. Несправності ототожнюються зі спотворенням бітів в пам'яті LUT вузлів. Біти, що спостерігаються тільки в аварійному режимі, є потенційно небезпечними, оскільки можуть приховувати несправності в нормальному режимі. Переміщення потенційно небезпечних бітів на контролепридатні позиції, які спостерігаються в нормальному режимі, виконується шляхом вибору
відповідних версій програмного коду і організації роботи FPGA-компонента на декількох версіях. Експерименти, що проведені з FPGA-компонентом на прикладі матричного помножувача двійкових кодів, показали ефективність використання природної версійнної надмірності LUT-орієнтованої архітектури для вирішення проблеми прихованих несправностей.
