Верлань, А. А.; Стертен, Ю.; Положаенко, С. А.; Верлань, А. А.; Стертен, Ю.; Положаенко, С. А.; Verlan, A. A.; Sterten, Yu.; Polozhaenko, S. А.
(Odessa National Polytechnic University, 2016)
Разработана процедура формализованного представления последовательности пробных (тестовых) гипотез в ходе проверки исправности электронных устройств при их декомпозиции на подсхемы. Процедура доведена до практического ...