Формализация представления последовательности тестовых гипотез при  диагностировании электронных схем

Верлань Андрей Анатольевич; Верлань, Андрій Анатолійович; Verlan, Andrei; Стертен, Ю.; Sterten, Yu.; Положаенко, Сергей Анатольевич,; Положаєнко, Сергій Анатолійович; Polozhaenko, Serhii

eONPUIR
→
1. Періодичні видання національного університету "Одеська політехніка"
→
Інформатика та математичні методи в моделюванні
→
2016
→
ІНФОРМАТИКА ТА МАТЕМАТИЧНІ МЕТОДИ В МОДЕЛЮВАННІ. Том 6, номер 4, 2016
→
Посмотреть элемент

dc.contributor.author	Верлань Андрей Анатольевич
dc.contributor.author	Верлань, Андрій Анатолійович
dc.contributor.author	Verlan, Andrei
dc.contributor.author	Стертен, Ю.
dc.contributor.author	Sterten, Yu.
dc.contributor.author	Положаенко, Сергей Анатольевич,
dc.contributor.author	Положаєнко, Сергій Анатолійович
dc.contributor.author	Polozhaenko, Serhii
dc.date.accessioned	2017-11-02T09:08:47Z
dc.date.available	2017-11-02T09:08:47Z
dc.date.issued	2016
dc.identifier.citation	Верлань, А. А. Формализация представления последовательности тестовых гипотез при диагностировании электронных схем / А. А. Верлань, Ю. Стертен, С. А. Положаенко // Інформатика та мат. методи в моделюванні = Informatics and Mathematical Methods in Simulation. – Одеса, 2016. – Т. 6, № 4. – С. 315–321.	ru
dc.identifier.uri	http://dspace.opu.ua/jspui/handle/123456789/6066
dc.description.abstract	Разработана процедура формализованного представления последовательности пробных (тестовых) гипотез в ходе проверки исправности электронных устройств при их декомпозиции на подсхемы. Процедура доведена до практического алгоритма, обеспечивающего эффективный (с точки зрения минимизации трудоемкости) поиск неисправных подсхем электронного устройства.	en
dc.description.abstract	Розроблено процедуру формалізованого представлення послідовності пробних (тестових) гіпотез в ході перевірки працездатності електронних пристроїв при їх декомпозиції на підсхеми. Процедуру доведено до практичного алгоритму, який забезпечує ефективний (з точки зору мінімізації трудовитрат) пошук несправних підсхем електронного пристрою.	en
dc.description.abstract	The procedure of formalized representation of a sequence of test hypotheses in the verifying operation of electronic devices when they are decomposing in the sub circuit. The procedure brought to a practical algorithm, providing an efficient (in terms of minimizing labour input) troubleshooting sub circuits electronic device.	en
dc.language.iso	ru	en
dc.publisher	Odessa National Polytechnic University	en
dc.subject	электронное устройство	en
dc.subject	подсхема	en
dc.subject	диагностика	en
dc.subject	тестовая гипотеза	en
dc.subject	обучающая последовательность	en
dc.subject	алгоритм локализации неисправности	en
dc.subject	електронний пристрій	en
dc.subject	підсхема	en
dc.subject	діагностика	en
dc.subject	тестова гіпотеза	en
dc.subject	навчаюча послідовність	en
dc.subject	алгоритм пошуку несправності	en
dc.subject	electronic device sub circuit	en
dc.subject	diagnostics	en
dc.subject	test the hypothesis	en
dc.subject	the training sequence	en
dc.subject	fault localization algorithm	en
dc.title	Формализация представления последовательности тестовых гипотез при диагностировании электронных схем	en
dc.title.alternative	Формалізація представлення послідовності тестових гіпотез при діагностуванні електронних схем	en
dc.title.alternative	Formalized representation sequences of test hypotheses in the diagnosis of electronic circuits	en
dc.type	Article	en
opu.kafedra	Кафедра комп’ютеризованих систем управління	uk
opu.citation.journal	Інформатика та математичні методи в моделюванні	en
opu.citation.volume	6	en
opu.citation.firstpage	315	en
opu.citation.lastpage	321	en
opu.citation.issue	4	en
opu.staff.id	polozhaenko@opu.ua	en